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ADT7463
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6
Table 4. ELECTRICAL CHARACTERISTICS (T
A
 = T
MIN
 to T
MAX
, V
CC
 = V
MIN
 to V
MAX
, unless otherwise noted.) (Notes 1, 2, 3, 4)
Parameter
Unit
Max
Typ
Min
Test Conditions/Comments
SERIAL BUS TIMING (Note 5)
Clock Frequency, f
SCLK
See Figure 2


400
kHz
Glitch Immunity, t
SW
See Figure 2


50
ns
Bus Free Time, t
BUF
See Figure 2
1.3


ms
Start Setup Time, t
SU;STA
See Figure 2
0.6


ms
Start Hold Time, t
HD;STA
See Figure 2
0.6


ms
SCL Low Time, t
LOW
See Figure 2
1.3


ms
SCL High Time, t
HIGH
See Figure 2
0.6

50
ms
SCL, SDA Rise Time, t
R
See Figure 2


1,000
ns
SCL, SDA Fall Time, t
F
See Figure 2


300
ms
Data Setup Time, t
SU;DAT
See Figure 2
100


ns
Data Hold Time, t
HD;DAT
See Figure 2
300


ns
Detect Clock Low Timeout, t
TIMEOUT
Can be Optionally Disabled
15

35
ms
1.  All voltages are measured with respect to GND, unless otherwise specified.
2.  Typicals are at T
A
= 25癈 and represent the most likely parametric norm.
3.  Logic inputs accept input high voltages up to V
MAX
 even when the device is operating down to V
MIN
.
4.  Timing specifications are tested at logic levels of V
IL
= 0.8 V for a falling edge and V
IH
= 2.0 V for a rising edge.
5.  Guaranteed by design; not production tested
NOTE: Specifications subject to change without notice.
Figure 2. Serial Bus Timing Diagram
P
S
t
SU; DAT
t
HIGH
t
F
t
HD; DAT
t
R
t
LOW
t
SU; STO
P
S
SCL
SDA
t
BUF
t
HD; STA
t
HD; STA
t
SU; STA
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